dip-40a

PROGRAM DMA CONTROLLER

Referencia: 8237
DMA contolador programable
 
Descripción:
  • El 8237 es un controlador de DMA de 4 canales programables en 3 modos diferentes, con posibilidad de ser conectado en cascada con otros de su misma especie.
  •  Además de las funciones tradicionales, el 8237 soporta también transferencias memoria-memoria, incluyendo la posibilidad de rellenar un área de la memoria con cierto dato.
  •  La arquitectura es de 16 bits, tanto para direcciones como datos, por lo que está especialmente diseñado para sistemas basados en el Z80 y 8085; aunque puede operar también con procesadores más avanzados, como la serie 80x86, pero sin alcanzar a aprovechar todas sus posibilidades
Descripción patillaje del DMA:
  • CLK: Señal de reloj básica. 
  • -CS: Línea de habilitación del chip. 
  • RESET: Esta señal provoca la limpieza de los registros de comando, estado, solicitud y los temporales; borra el banderín last/first y el contador de registro de modo; el registro de máscara se asigna para ignorar las solicitudes. El 8237 queda en Ciclo Inactivo. 
  • READY: Señal que puede ser empleada para extender los pulsos de lectura y escritura en memoria del 8237 para trabajar con memorias lentas. 
  • HLDA: Hold Acknowledge, línea por la que la CPU indica que ha liberado los buses. 
  • DREQ0..3: DMA Request; son 4 líneas asíncronas de petición de DMA. En el modo de prioridad fija, DREQ0 tiene la máxima y DREQ3 la mínima. Los periféricos solicitan el servicio de DMA en estas líneas y esperan a bajarlas hasta el correspondiente DACK. La polaridad de DREQ es programable. Las líneas no usadas deben ser enmascaradas. 
  • DB0..DB7: BUS de datos bidireccional y triestado. Durante los ciclos de DMA, los 8 bits más significativos de la dirección son colocados en el bus de datos con objeto de ser almacenados en un latch exterior controlado por ADSTB. En las operaciones memoria-memoria, el bus de datos recibe y envía los bytes a transferir. 
  • -IOR: I/O Read. Línea bidireccional de 3 estados. En el ciclo inactivo es una entrada empleada por la CPU para leer los registros de control; en el ciclo activo actúa como línea de salida para que el 8237 controle la lectura de datos de los periféricos. 
  • -IOW: I/O Write. Línea bidireccional de 3 estados. En el ciclo inactivo es una entrada empleada por la CPU para escribir los registros del 8237; en el ciclo activo actúa como línea de salida para que el 8237 controle la escritura de datos en los periféricos. 
  • -EOP: End Of Process. Línea bidireccional que informa de la finalización del servicio DMA. El 8237 permite que un ente exterior fuerce el final de un servicio bajando esta línea. El propio 8237 genera un pulso en ella cuando se alcanza un TC (Terminal Count, fin de cuenta) en algún canal, salvo en el modo memoria-memoria del canal 0 (en ese caso, la señal se produce al alcanzarse el TC del canal 1). Esta patilla está conectada en el interior del chip a un transistor en colector abierto, por lo que requiere una resistencia externa. Cuando llega una señal -EOP, el 8237 finaliza el servicio aunque en el modo de autoinicialización los registros base volverán a ser escritos en los registros en curso del canal implicado. El canal resulta enmascarado salvo en el caso del modo de autoinicialización.A0..A3:Líneas bidireccionales triestado de direcciones. En el ciclo inactivo son entradas empleadas para direccionar los registros internos a leer o escribir. En el ciclo activo, son salidas y proveen los 4 bits menos significativos de la dirección. 
  • A4..A7: Líneas triestado de salida de direcciones. Proveen los 4 bits altos de la dirección durante el ciclo activo. 
  • HRQ: Hold Request. Línea de salida para solicitar los buses a la CPU, en el caso en que haya que realizar una transferencia. En los sistemas en que el 8237 controla totalmente el bus, esta patilla puede ir directamente conectada a HLDA. 
  • DACK0..3: DMA Acknowledge. Avisa a los periféricos de que ha sido atendida su petición. El nivel de operación de esta línea es programable. RESET las baja. 
  • AEN: Address Enable. Habilita el latch de 8 bits que guarda la parte alta de la dirección. Sirve también para inhibir el acceso al bus por parte de otras fuentes. 
  • ADSTB: Address Strobe. Línea que controla el almacenamiento de la parte alta de la dirección, cuando está en el bus de datos, en el latch externo. 
  • -MEMR: Memory Read. Salida triestado empleada para acceder a la memoria durante la lectura o las transferencias memoria-memoria. 
  • -MEMW: Memory Write. Salida triestado empleada para acceder a la memoria durante la escritura o las transferencias memoria-memoria. 
 
 
Descripción Funcional:
  • Los modos de operación del 8237 están diseñados para soportar transferencias de una sola palabra de datos y flujos de datos discontinuos entre la memoria y los periféricos.
  • El controlador de DMA es realmente un circuito secuencial generador de señales de control y direcciones que permite la transferencia directa de los datos sin necesidad de registros temporales intermedios, lo que incrementa drásticamente la tasa de transferencia de datos y libera la CPU para otras tareas.
  •  Las operaciones memoria-memoria precisan de un registro temporal intermedio, por lo que son al menos dos veces más lentas que las de E/S, aunque en algunos casos aún más veloces que la propia CPU (no es el caso de los ordenadores compatibles).
  • El 8237 consta internamente de varios bloques: un bloque de control de tiempos que genera las señales de tiempo internas y las señales de control externas; un bloque de gestión de prioridades, que resuelve los conflictos de prioridad cuando varios canales de DMA son accedidos a la vez; también posee un elevado número de registros para gestionar el funcionamiento.
  •  Los registros internos del 8237 están resumidos en la figura de la derecha.
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DMA contolador programable
 
Descripción:
  • El 8237 es un controlador de DMA de 4 canales programables en 3 modos diferentes, con posibilidad de ser conectado en cascada con otros de su misma especie.
  •  Además de las funciones tradicionales, el 8237 soporta también transferencias memoria-memoria, incluyendo la posibilidad de rellenar un área de la memoria con cierto dato.
  •  La arquitectura es de 16 bits, tanto para direcciones como datos, por lo que está especialmente diseñado para sistemas basados en el Z80 y 8085; aunque puede operar también con procesadores más avanzados, como la serie 80x86, pero sin alcanzar a aprovechar todas sus posibilidades
Descripción patillaje del DMA:
  • CLK: Señal de reloj básica. 
  • -CS: Línea de habilitación del chip. 
  • RESET: Esta señal provoca la limpieza de los registros de comando, estado, solicitud y los temporales; borra el banderín last/first y el contador de registro de modo; el registro de máscara se asigna para ignorar las solicitudes. El 8237 queda en Ciclo Inactivo. 
  • READY: Señal que puede ser empleada para extender los pulsos de lectura y escritura en memoria del 8237 para trabajar con memorias lentas. 
  • HLDA: Hold Acknowledge, línea por la que la CPU indica que ha liberado los buses. 
  • DREQ0..3: DMA Request; son 4 líneas asíncronas de petición de DMA. En el modo de prioridad fija, DREQ0 tiene la máxima y DREQ3 la mínima. Los periféricos solicitan el servicio de DMA en estas líneas y esperan a bajarlas hasta el correspondiente DACK. La polaridad de DREQ es programable. Las líneas no usadas deben ser enmascaradas. 
  • DB0..DB7: BUS de datos bidireccional y triestado. Durante los ciclos de DMA, los 8 bits más significativos de la dirección son colocados en el bus de datos con objeto de ser almacenados en un latch exterior controlado por ADSTB. En las operaciones memoria-memoria, el bus de datos recibe y envía los bytes a transferir. 
  • -IOR: I/O Read. Línea bidireccional de 3 estados. En el ciclo inactivo es una entrada empleada por la CPU para leer los registros de control; en el ciclo activo actúa como línea de salida para que el 8237 controle la lectura de datos de los periféricos. 
  • -IOW: I/O Write. Línea bidireccional de 3 estados. En el ciclo inactivo es una entrada empleada por la CPU para escribir los registros del 8237; en el ciclo activo actúa como línea de salida para que el 8237 controle la escritura de datos en los periféricos. 
  • -EOP: End Of Process. Línea bidireccional que informa de la finalización del servicio DMA. El 8237 permite que un ente exterior fuerce el final de un servicio bajando esta línea. El propio 8237 genera un pulso en ella cuando se alcanza un TC (Terminal Count, fin de cuenta) en algún canal, salvo en el modo memoria-memoria del canal 0 (en ese caso, la señal se produce al alcanzarse el TC del canal 1). Esta patilla está conectada en el interior del chip a un transistor en colector abierto, por lo que requiere una resistencia externa. Cuando llega una señal -EOP, el 8237 finaliza el servicio aunque en el modo de autoinicialización los registros base volverán a ser escritos en los registros en curso del canal implicado. El canal resulta enmascarado salvo en el caso del modo de autoinicialización.A0..A3:Líneas bidireccionales triestado de direcciones. En el ciclo inactivo son entradas empleadas para direccionar los registros internos a leer o escribir. En el ciclo activo, son salidas y proveen los 4 bits menos significativos de la dirección. 
  • A4..A7: Líneas triestado de salida de direcciones. Proveen los 4 bits altos de la dirección durante el ciclo activo. 
  • HRQ: Hold Request. Línea de salida para solicitar los buses a la CPU, en el caso en que haya que realizar una transferencia. En los sistemas en que el 8237 controla totalmente el bus, esta patilla puede ir directamente conectada a HLDA. 
  • DACK0..3: DMA Acknowledge. Avisa a los periféricos de que ha sido atendida su petición. El nivel de operación de esta línea es programable. RESET las baja. 
  • AEN: Address Enable. Habilita el latch de 8 bits que guarda la parte alta de la dirección. Sirve también para inhibir el acceso al bus por parte de otras fuentes. 
  • ADSTB: Address Strobe. Línea que controla el almacenamiento de la parte alta de la dirección, cuando está en el bus de datos, en el latch externo. 
  • -MEMR: Memory Read. Salida triestado empleada para acceder a la memoria durante la lectura o las transferencias memoria-memoria. 
  • -MEMW: Memory Write. Salida triestado empleada para acceder a la memoria durante la escritura o las transferencias memoria-memoria. 
 
 
Descripción Funcional:
  • Los modos de operación del 8237 están diseñados para soportar transferencias de una sola palabra de datos y flujos de datos discontinuos entre la memoria y los periféricos.
  • El controlador de DMA es realmente un circuito secuencial generador de señales de control y direcciones que permite la transferencia directa de los datos sin necesidad de registros temporales intermedios, lo que incrementa drásticamente la tasa de transferencia de datos y libera la CPU para otras tareas.
  •  Las operaciones memoria-memoria precisan de un registro temporal intermedio, por lo que son al menos dos veces más lentas que las de E/S, aunque en algunos casos aún más veloces que la propia CPU (no es el caso de los ordenadores compatibles).
  • El 8237 consta internamente de varios bloques: un bloque de control de tiempos que genera las señales de tiempo internas y las señales de control externas; un bloque de gestión de prioridades, que resuelve los conflictos de prioridad cuando varios canales de DMA son accedidos a la vez; también posee un elevado número de registros para gestionar el funcionamiento.
  •  Los registros internos del 8237 están resumidos en la figura de la derecha.

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